Defektes reloaded-board um 104 Euro

    • axorp schrieb:

      1st1 schrieb:

      Das Geheimnis wird wohl schlicht darin liegen, ein für den Systemtakt ausreichend schnelles Eprom auszuwählen.


      ein (sehr) schnelles EPROM welches mit z.b. 50 nS gelatcht wird. währe wohl ein vollwertiger ersatz.
      t


      Sorry, hier muss ich widersprechen. Es gibt von STM 27512er EPROMs mit ca. 45ns Zugriffszeit. Vor Jahren hat ein User in diesem Forum eine ausdrückliche Warnung vor diesem Typ ausgesprochen, weil sie nicht als PLA zum Laufen zu bekommen waren.
      Ich selber habe die besten Erfahrungen mit 90-100ns gemacht und einer kleinen Kapazität an einem der Pins (habe vergessen welchem).
    • Freut mich, dass nach dem anfänglichen - doch etwas verstörenden - Gedisse nun eine sehr spannende Diskussion daraus geworden ist, wenn auch weit, weit über meinem Niveau.


      Aber das ist bereichernd, ich weiß nach etwas Recherche nun annähernd was ein Latch ist. :thumbup:

      Ganz ist mir als Laie zwar noch nicht klar, wie ein Latch die Eprom-PLA so entschärft, dass gleichzeitige Ansteuerungen vermieden werden, aber da werde ich mich abends damit gedanklich auseinandersetzen, wenn ich mehr Zeit habe... :gruebel
    • Kurz gesagt: Ein Latch übernimmt zu einem definierten Zeitpunkt die an seinen Dateneingängen anliegenden Daten in einen internen Zwischenspeicher. Der Zeitpunkt wird durch ein Ereignis an einem separaten Eingang getriggert.
      Die Daten werden dann so lange an den Ausgängen ausgegeben, bis der Vorgang durch den Trigger erneut ausgelöst wird.
      Was in der ganzen Zeit zwischen den Triggervorgängen an den Dateieingängen passiert, hat keinen Einfuß auf die ausgegebenen Daten.

      Für die EPROM-PLA bedeutet das im Optimalfall:
      Die Adressleitungen des EPROM sind da angeschlossen, wo die PLA-EIngänge normalerweise angeschlossen sind.
      Die an der sich daraus ergebenden Adresse im Eprom gespeicherten Daten werden innerhalb der Zugriffszeit des Eproms an dessen Ausgänge angelegt. Wärend dieser Zeit können evtl auch ungültige Daten an den Eprom-Ausgängen anliegen.
      Erst wenn die gültigen Daten anliegen, wird das Latch getriggert und übernimmt diese Daten.
      Die liegen dann am Latch-Ausgang an. Dieser ist mit den Leitungen verbunden, an denen normalerweise die PLA-Ausgänge sind.

      Durch das Latch soll verhindert werden, daß die eventuell vom Eprom vor Ende der spezifizierten Zugriffszeit ausgegeben ungültigen Daten zum Mainboard gehen.
      Dabei ist darauf zu achten, daß die Zugriffszeit des Eproms nicht zu kurz und nicht zu lang ist, um rechtzeitig die Daten an das Latch zu liefern, das auch nochmal eine Durchlaufverzögerung von ein paar nanosekunden hat, und das Latch im richtigen Moment, also mit dem richtigen Signal, zu triggern.

      Edit: Kleiner Denkfehler: Eine kürzere Zugriffszeit ist im Zusammenhang mit dem Latch unproblematisch. Die Daten werden ja erst zum richtigen Zeitpunkt vom Latch übernommen.
      Für den Triumph des Bösen reicht es, wenn die Guten nichts tun.
      Edmund Burke (1729-1797)

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    • neuRomancer schrieb:

      Sorry, hier muss ich widersprechen. Es gibt von STM 27512er EPROMs mit ca. 45ns Zugriffszeit. Vor Jahren hat ein User in diesem Forum eine ausdrückliche Warnung vor diesem Typ ausgesprochen, weil sie nicht als PLA zum Laufen zu bekommen waren.
      Ich selber habe die besten Erfahrungen mit 90-100ns gemacht und einer kleinen Kapazität an einem der Pins (habe vergessen welchem).
      der kondersator bewirkt ja eine verzögerung oder eine art latch.
      währe interessant an welchem pin das war und diesen untersuchen.

      ja schnelle EPROMs machen auch probleme,
      ich glaube dazu hatte ich damals auch etwas geschrieben,
      deswegen ein latch am ausgang.

      christian, hatt es sehr gut beschrieben. :thumbsup:

      ich würde das so versuchen mit dem schnellste EPROM. gibt es schnellere als 45nS?
      nehmen wir an die 45nS plus dieses 8bit latch mit ca. 10-15nS dann
      währen die daten spätestens nach ca. 60nS gültig. aber auch schon vorher!
      eine original PLA, ich meine, die commodore eingesetzt hatt habe ich mit
      ca. 60-70nS gemessen. ich glauch die schnellste war auch nur mit ca. 55nS.

      aber es geht garnicht um alle 8 ausgänge sonder nur um einen ausgang oder zwei.
      und die müssten untersucht werden. warum die externen module probleme haben.

      man müsste sich nochmal die schaltung zeichnen,
      die ja die PLA ersetzt und dann nach einer lösung suchen.
      hatte ich damals gemacht, bevor ich auf die idee kam die PLA wie ein EPROM auszulesen.
      hatte auch die PLA mit TTL-ICs erweitert.

      aber ob sich der aufwand lohnt. so wie ich mitbekommen habe
      hatt man nur probleme mit externen modulen.

      und dann kann man sich eine original oder eine andere variante die geht zulegen.
      ich vermute würde man verschiedene EPROMs probieren, könnte es auch gehen,
      muss aber nicht sein. besser ist das nehmen was empfohlen wird.

      gruß
      helmut
    • Weil während der Übergangszeit von einem Zustand zum Nächsten keine definierten Zustände an den 8 Ausgängen des Eproms anliegen. Es kann passieren, dass zwei Pins gleichzeitig low werden, und so zwei Bauteile gleichzeitig die Busfreigabe bekommen. Das ist bei nur-NMOS-Bestückung kein Problem, wird aber zum Problem, wenn Steckmodule oder Kernal-Umschaltplatinen im Einsatz sind.
      Danke für diese sehr interessante technische Erklärung. Dazu habe ich eine Frage, die aber so offtopic ist, dass ich ein neues Thema geöffnet habe: forum64.de/wbb4/index.php?thread/65295-1541-ii-rom-cs/