Die Entity hat zwar einen Clock Eingang aber keinen Ausgang.
Warum sollte man einen Clock-Ausgang hinzufügen. Der C64 (oder besser
so gut wie alle MOS-Chips) arbeiten ja im Latch-Modus, wärend heutige
Designs für FPGAs idR taktsynchron per Clock-Edges sind. Die FFs der
meisten FPGAs haben zwar auch einen Latch-Modus, der lässt sich aufgrund
extrem unterschiedlicher Timings aber nicht kompatibel zu den damalige
MOS-Chips betreiben (was aber nicht heisst, dass der Latch-Modus nicht
sehr genau emuliert werden kann. Das habe ich aber bis jetzt noch nie
gesehen, ich habe so etwa eine Vorstellung, wie das einfach formuliert
werden kann). Entsprechend designed muss nur jedem Chip ein
Clock-Eingang für den Systemtakt hinzugefügt werden.
Also ist die erste Aufgabe beim Umsetzen eines Retro-Designs, alles von
Latch auf sync-Edge umzuformulieren. Das klappt oft auch sehr gut, es
gibt aber auch Probleme: z.B. glaube ich ist der Takteingang für den
seriellen Eingang des CIAs vom Clock-Eingang total unabhängig, meisst
wird er aber in HDL-Umsetzungen synchron gehalten. Mit den exakten
Timings kenne ich mich aber noch nicht so gut aus, deshalb das nur als
Vermutung.