Klingt cool - hättest Du eine grobe Ahnung in welchem Jahrgang man danach suchen müsste?
Hier könnte was drinstehen:
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Danke Gerrit für Deinen Hinweis. Ich werd mal danach suchen.
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Vielen Dank!
Jetzt hab ich langem Suchen endlich gefunden, wo das mit der längeren Low-Phase steht:
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Und hier steht auch noch was hilfreiches;
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Ok. Erstmal vielen Dank für eure Antworten!
Zunächst mal zu den 2 Flanken. Das wusste ich durchaus. Aber aus Sicht des Speichers machen die 2 Flanken ja keinen Unterschied? Also ich meine, der Speicher führt ja pro Taktzyklus quasi 2x einen identischen Zugriff (bis auf Adresse natürlich) durch, so dass er quasi mit 2 MHz läuft?
Wobei ja der Phi1 und Phi2 Takt eine länge Low-Phase haben, wenn ich das recht gesehen hab. So kommen wohl der VIC und der 6510 unterschiedliche lange den Bus zugeteilt. Der VIC bekommt ihn länger, wenn ich das recht verstanden hab?
Das mit der Ras Cas Erzeugung durch den VIC und die PLA Verzögerung hört sich nach nem echten Showstopper an. Das ist ein sehr guter Einwand.
Also mit 2 Zugriffe pro Takt hab ich 2 Zugriffe in der CPU-Zyklushälfte gemeint. Der 2. VIC Zugriff hab ich da bisserl unterschlagen, weil er mir nicht viel hilft.
Kurze Erklärung: ich bastle hier mir so nem ganz billigen FPGA Board rum. So ein EP2T5T144 Board für 12,-
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Damit wollte ich quasi cp/m Karte und 80-Zeichen Karte verheiraten und das Ganze so klein, dass es auf eine kleine Modulplatine passt (wegen der freien Eagle Version). Hab mal 2 kb Ram reservert und 2kb Font und eine VGA-Ausgabe geschrieben. Die hat noch die falsche Auflösung und den falschen Font, aber ich weiss nun, dass die so 760 Logikzellen und 4 kb Speicher brauchen wird. Der Speicher wird also in dem FPGA gespiegelt, weil die VGA Ausgabe sonst ständig auf den c64 Speicher zugreifen müsste.
Das Board hat so 15 kb Speicher ca. , so dass also knapp 10kb über wären. Den ganzen c64 Speicher spiegeln geht also nicht. Aber ich probier gerade mit nem kleinen Cache rum (so. max 4kb dachte ich). Wenn zumindest kleinere Schleifen da komplett reinpassen würden, könnte die CPU ihre Opcodes dort herbekommen, ohne dass ein weiterer c64 Ram Zugriff notwendig wäre.
Und diesen Cache wollte ich schnell füllen. Daher die Überlegung, wie ich schneller aus dem c64 Ram lesen könnte.
Hallo!
Ich versuch gerade verilog Code zu schreiben, um auf den c64 Speicher zuzugreifen, und such daher Timing Diagramme, wie der 6502 auf das Ram zugreift. Nach dem, was ich bisher gefunden hab, muss der Speicher quasi doppelt so schnell sein, wie die CPU, da der 6502 den Zugriff in einem halben Takt macht? Nun läuft der Speicher beim c64 doch eh mit 2 MHz, weil der VIC jeden 2. Takt braucht?
Versteh ich das nun recht, dass aber im verbliebenen Takt eigentlich 2 Speicherzugriffe pro Takt möglich wären?
Der Oric scheint dieses sogenannte double-clocking zu beherrschen, wenn ich das hier recht interpretiere?
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Wäre es also möglich, die Zugriffsgeschwindigkeit mit geeigneter Hardware zu verdoppeln?
Danke im Voraus für jede Antwort,
Andreas