Während eines VIC-Zyklus oder eines DMA zieht die MMU TA12 - TA15 auf High, während TA8 - TA11 auf Tri-State sind.
Dies ermöglicht es dem VIC-Chip, TA8 - TA11 als VIC-Adressen VA8 - VA11 zu steuern.
Dieser Abschnitt beschreibt zwei verwandte Adreßbusse, den Multiplexed Address Bus und den
VIC-Multiplex-Adressbus, bekannt als MA0 - MA7 bzw. VMA0 - VMA7. Der VIC
Multiplexed Address Bus wird während des AEC-H Pegel durch Multiplexing des hochrangigen Translated Address Bus (TA8 - TA15)
mit dem niederwertigen Prozessor-Adressbus (Ao - A7), gesteuert über das MUX
Signal gesteuert wird. Dieser über Serienwiderstände gesteuerte Bus wird als Multiplexed Address Bus bezeichnet.
Der VIC-Multiplex-Adressbus wird für die Adressierung der VIC-Chipregister verwendet, während der Multiplex-Adressbus
die DRAM-Adresse des Prozessors für beide 64K-DRAM-Bänke ist.
Während eines VIC-Zyklus, AEC low, müssen die VIC-Chip-Adressleitungen aktiviert sein. Es gibt keinen vollständig
separaten Adressbus für die VIC-Adressen, daher werden die Adressleitungen VMA0 - VMA7 und TA8 - TA11
Leitungen, die ansonsten bei AEC-Low dreifach durchgeschaltet werden. Die meisten der VIC-Adressen kommen bereits gemultiplext aus dem VIC
Chip bereits gemultiplext, aber zwei von ihnen, VA6 und VA7. Sie liefern keine Spalteninformationen,
da der VIC-Chip nur vierzehn Bits zur Adressierung bereitstellt. Die höherwertigen Adressbits VA14 und
VA-J5 kommen von CIA 2, wie beim C64. Somit liefert der VIC die kompletten VMAq - VMA7 für einen VIC
DRAM-Zugriff oder DRAM-Auffrischung. Die vom VIC gelieferten TA8 - TA11 werden in Verbindung mit einem anderen
Adressierungsbus für nicht gemultiplexte VIC-Zyklusadressen, wie z.B. Zeichen-ROM und Farb-RAM
Zugriffe
Während AEC low müssen die VIC-Adressen VA0 - VA7 (VMA0 - VMA7) auf den Shared Address Bus kommen.
Da VA0 - VA6 tatsächlich gemultiplext sind, muss nur die Zeilenadresse an den Shared
Adressbus gesendet werden. Die gemultiplexten VIC-Adressen werden also transparent durchgeschaltet, wenn entweder RAS oder MUX
low sind, aber verriegelt werden, wenn beide High sind, was bedeuten würde, dass eine Spaltenadresse in Kürze
präsentiert wird. Auch die höherwertigen Adressbits werden über den gemeinsamen Translated Address
Bus. Beachten Sie, dass der Shared Address Bus die unteren acht Bits der Adresse des Erweiterungsports liefert,
den VIC-Zugriff auf Kassetten und einige zusätzliche Treiberkapazitäten über die TTL-Chips ermöglicht, die zur Steuerung des Shared Address Bus
zur Ansteuerung des Shared Address Bus.
Das ist schon sehr aufwändig muss ich sagen. Sozusagen 3 Chips miteinander Synchronisiert (z80,8500,VIC II)