Nun, für den Betrieb im C64 sind noch Modifikationen und Ergänzungen notwendig (siehe Unterschiede 6502<=>6510).
Die CPU hat zwar 64kb Arbeitsspeicher auf dem fpga Chip (für RAM und ROM Caching).
Jedoch müsste das VIC II auf diesen FPGA internen Arbeitsspeicher zugreifen können (=> der C64 Arbeitsspeicher müsste deaktiviert werden).
Ausserdem müsste die CPU beim Zugriff auf Peripherie-Chips (z.B. 6520, VIC II, SID, usw.) auf 1 MHz gedrosselt werden.
Die Speichefkonfiguration ist wegen dem ROM Caching im RAM mit nur 64kb für RAM und ROM-Cache nicht voll kompatibel (C64: 64kb RAM + 20kb ROM). D.h. das ROM Caching miüste aus Kompatibilitätsgründen deaktiviert werden, sodass ROM-Zugriffe ebenfalls nur mit 1 MHZ möglich wären.
[Hinweiss: Drosselung auf 1 MHZ bedeutet 1% Geschwindigkeit]
Alle Informationen zu allen Projektinformationen inkl. aller Dateien findet ihr .pdf-Document im Post Bitte melde dich an, um diesen Link zu sehen..
Wenn jemand Lust und Zeit hat alle diese Kompatibilitätsänderungen im FPGA Design zuv addieren, dann los. Die Community wird danken...