Beiträge von max2022 im Thema „65f02 CPU at 100 Mhz“

    Danke für die Info.

    Weder auf der XILINX "Distributed Memory Generator" Webseite noch in der Dokumentation "Distributed Memory Generator v8.0" gibt es irgend einen Hinweis auf die maximal erstellbare RAM Größe, sodass ich eher negativ überrascht bin.

    Übrigens: Das mit dem 64 KByte XILINX FPGA Limit ist nicht so ganz richtig:


    Es gibt eine XILINX FPGA Limitierung für generierten RAM Speicher auf auf max. 65,536 (64k) Speicherworte mit einer Bitbreite von 1 - 1024 Bits. Bei 64k x 8 Bit ergibt sich daraus 64 KByte; Bei 64k x 16 Bit => 128 KByte; ... Bei 64k x 1024 Bit theoretisch 8 MByte....

    Siehe "Distributed Memory Generator" [Link: Bitte melde dich an, um diesen Link zu sehen.]

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    Es ging mir bei meinen Kommentaren nicht darum das supertolle, fantastische Projekt zu zerreden. Ich bin selbst total begeistert von diesem fantastischem Project.

    Vielmehr ging es mir darum Hinweise zu geben, welche Probleme bei einer Implementierung als C64 interne Beschleunigungskarte noch gelöst werden müssten, damit man eine höchstmögliche Kompatibilität im C64 erreichen kann.

    Evtl. wäre eine einfachere Implementierung der 65F02 CPU möglich, wenn man als Basisidee die Implementierung der CMD-Super-CPU als Vorlage nimmt. Das wäre wahrscheinlich der beste Weg mit dem man technisch, ohne große Änderungen, eine Turbokarte für den C64 realisieren kann.

    Nun, für den Betrieb im C64 sind noch Modifikationen und Ergänzungen notwendig (siehe Unterschiede 6502<=>6510).

    Die CPU hat zwar 64kb Arbeitsspeicher auf dem fpga Chip (für RAM und ROM Caching).

    Jedoch müsste das VIC II auf diesen FPGA internen Arbeitsspeicher zugreifen können (=> der C64 Arbeitsspeicher müsste deaktiviert werden).

    Ausserdem müsste die CPU beim Zugriff auf Peripherie-Chips (z.B. 6520, VIC II, SID, usw.) auf 1 MHz gedrosselt werden.

    Die Speichefkonfiguration ist wegen dem ROM Caching im RAM mit nur 64kb für RAM und ROM-Cache nicht voll kompatibel (C64: 64kb RAM + 20kb ROM). D.h. das ROM Caching miüste aus Kompatibilitätsgründen deaktiviert werden, sodass ROM-Zugriffe ebenfalls nur mit 1 MHZ möglich wären.

    [Hinweiss: Drosselung auf 1 MHZ bedeutet 1% Geschwindigkeit]

    Alle Informationen zu allen Projektinformationen inkl. aller Dateien findet ihr .pdf-Document im Post Bitte melde dich an, um diesen Link zu sehen..

    Wenn jemand Lust und Zeit hat alle diese Kompatibilitätsänderungen im FPGA Design zuv addieren, dann los. Die Community wird danken...

    Richtig. Ob das je in einem C64 laufen kann/wird ist fraglich...

    Die 65010 CPU hat noch einen zusätzlichen AEC Eingang, über den das VI" II bei der CPU den Bus-Zugriff sperren kann, währen die VIC II auf den Bus zugreift.
    [6510 = 6502 + 6 Bit I/O + TriState - RDY/Sync pin ...]

    Das könnte man bestimmt auch in das FPGA design anpassen, aber aufgrund der C64-Komponenten, die nur 1 MHz vertragen, müssten noch weitere Hardware-Anpassungen/Ergänzungen addiert werden. Ob dabei etwas sinnvolles herauskommt ist eher fraglich.

    Um wirklich mit voller CPU Geschwindigkeit arbeiten zu können, müsste man sozusagen ein dem Mega65 Computer ähnliches Projekt neu starten.....

    Dazu gab es schon einen Diskussions-Thread im letzten Jahr, unzwar hier:
    [Linl: Bitte melde dich an, um diesen Link zu sehen.]

    Und im Forum vom "Verein zum Erhalt klassischer Computer e.V." wurde die 100 MHz CPU schon im September 2020 erwähnt.

    [Link: Bitte melde dich an, um diesen Link zu sehen.]