Die Speichefkonfiguration ist wegen dem ROM Caching im RAM mit nur 64kb für RAM und ROM-Cache nicht voll kompatibel (C64: 64kb RAM + 20kb ROM). D.h. das ROM Caching miüste aus Kompatibilitätsgründen deaktiviert werden, sodass ROM-Zugriffe ebenfalls nur mit 1 MHZ möglich wären.
Ich hab da keine Ahnung von, aber könnte man das FPGA-Design nicht dahingehend erweitern, dass es in diesem - ich nenne ihn jetzt mal 65f10 - auch diese 64kb RAM + 20kb ROM gäbe?