So, habe noch ein paar Messungen gemacht. Alles komplett ohne SID, CIAs, RAMs, ROMs und mit einer CPLD-PLA
Zunächst mal CAS (I0 - Pin 9) und CASRAM (F0 - Pin 18) an der PLA:
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Die PLA soll CASRAM ja aus CAS erzeugen. Ohne tiefere Analyse sieht das für mich erstmal so aus, als würde die (CPLD-)PLA tun.
PLA F1 (BASIC, Pin17) und F2 (KERNAL, Pin 16) an der PLA -> nicht aktiv (wie erwartet im Dead-Test)
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PLA F3 (CHAR, Pin15) und F4 (GR/W, Pin13) an der PLA-> nicht aktiv (wie erwartet im Dead-Test)
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PLA F5 (IO, Pin12) und F6 (ROML, Pin11) -> nicht aktiv (wie erwartet im Dead-Test)
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PLA F7 (ROMH, Pin10) und I13 (GAME, Pin22) -> Aktivität auf Ausgang ROMH, Eingang GAME ist low -> sieht OK aus für Dead Test, oder?
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Die Datenleitungen DB0 und DB1 sehen nach wie vor etwas merkwürdig aus. Mag daran liegen, daß der Bus zwischenzeitlich hochohmig wird. Müßte ich wohl mit R/W o.ä. messen:
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Habe spaßeshalber noch die Adreßleitungen A0/A1 gemessen:
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Diese Pegel sehen ebenfalls eigenartig aus. A0/A1 sollten doch direkt von der CPU kommen und immer von der CPU getrieben sein. Oder sehe ich das falsch?
Sind diese unterschiedlichen High-Pegel irgendwie anders zu erklären als mit einem Defekt an der CPU (oder am Bus). Wobei am Bus jetzt nur noch das Dead-Test-Modul und der VIC hängen.
Irgendwelche konstruktiven Vorschläge?