Der FPGA64 ist faszinierend! ![]()
Der VHDL Code ist so sauber, dass sogar ich das gut verstehen kann.
Ich frage mich allerdings, warum in der Implementierung der CPU (6502 und 6510) der PHI-2 nicht berücksichtigt ist.
Die Entity hat zwar einen Clock Eingang aber keinen Ausgang.