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letzter Beitrag von Brotboxfan am

Easy Flash 3 CPLD programmieren

    Hallo,
    Vielleicht kann mir jemand helfen. Ich bin auf den meisten Gebieten völlig neu.
    Ich habe zwei Easy Flash 3 Platinen aufgebaut.
    Bei beiden FTDI Chip initialisiert bekommen - immerhin.
    easp von Ingo Korb benutzt:
    Nun lässt sich der CPLD aber nicht flashen, alle TDO‘s die zurückkommen sind falsch.


    Daraufhin, Xilinx programmer ausgeliehen und impact auf win10 installiert.
    Chip wird erkannt, lässt sich löschen etc.
    Allerdings kommen hier beim ausführen der sfv wieder die gleichen Fehler.
    Exportiere ich ein Jed, so stehen nur in den ersten Zeilen ein paar 1en.


    Meine Fragen:
    Kann ich aus den TDI /TDO Kombinationen irgendwie schlau werden?


    Kann es daran liegen dass das SRAM 10ns statt 55 hat? Oder am Flash?


    Spielt die Perepherie bei der Programmierung überhaupt eine Rolle, oder reicht Spannung vom Cevi?


    Braucht es zum programmieren den Oszilator?
    (Darf der heiß werden, beim löten?)


    Wie debugge ich das ganze jetzt?


    Oszilloskop kann ich eventuell leihen, irgendwie scheint aber auf der Platine für das Programmieren garnicht viel bestückt zu sein müssen.


    Wer kann helfen?

    Auch wenn's eher ein Nebenschauplatz ist:

    Zitat von discpuncher

    (Darf der heiß werden, beim löten?)

    Eigentlich nicht, aber die Dinger sind doch robuster als man denkt. Falls also mal ein Oszi in der Nähe sein sollte: Nachprüfen, ob er tut.


    Ansonsten, ohne Kenntnis des Schaltplans: Sind die Programmier-Pins von der übrigen Schaltung getrennt? Stimmt die Stromversorgung? Manche Chips zicken rum, wenn nicht alle Pins (Spannung, Masse) angeschlossen sind.

    Vielen Dank für die schnelle Antwort.
    Ok, den Takt und Pins werde ich prüfen.
    JTAG Port wird nur für die Programmierung genutzt, ja.


    Zusatzfrage: kann man aus den TDO Nachrichten bzw. aus dem readback von impact irgendwas den ableiten?


    Würde es etwas helfen statt einer fertigen sfv, die komplette buildchain zu bauen, also ab VHDL?

    Vielen Dank für die Tipps - jetzt mal Rückmeldung von mir:
    Platine 1 hatte tatsächlich kein Takt, allerdings nur ein Kontaktproblem am Quarzoszillator.
    Jetzt ist der CPLD beschrieben - ich freu mich!
    Allerdings funktionieren hier die Knöpfe an den Eingängen nicht -> Schmitt Trigger nicht richtig verlötet. Naja, hatte mit SMD bislang Ja keine Erfahrung gesammelt... Bis jetzt bleibt der C64 schwarz. Muss ja noch das flash beschrieben werden, sobald die Knöpfe gehen.


    Platine 2 könnte tatsächlich noch irgendwo einen Kurzschluss haben. Da war der Takt zumindest da.