Die IC Belegungen sind doch auch in der Galerie, falls du die meinst.
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letzter Beitrag von T3V6 am
Heute so gebastelt ...
- Killerchicken
- Unerledigt
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... eine C16/+4-PLA auf Basis der DodgyPLA (https://github.com/desaster/c64-dodgypla). Dabei handelt es sich um eine minimalistische CPLD-PLA für den C64, die nicht so sorgfältig aufgebaut ist, wie die PLAdvanced ( androSID, ich glaube ich zitiere Dich hierzu nicht? ) -- aber mal so zum Testen ist sie ok. Hintergrund ist, dass bigby (der noch eine eigene Variante des PCB entworfen hat) und ich die Timings der DodgyPLA für den C64 genauer überprüfen wollten (die CASRAM-Delays finden hier im CPLD statt) – und da ich die Entwicklungstools jetzt auch mal installiert bekommen habe, wollte ich gleich mal eine C16-PLA daraus machen. Läuft natürlich nur, wenn auch die CPU drinsteckt
Jetzt brauche ich nur noch ein C16-Expansionport-Breakout für die Basteleien... gibt es da noch eine andere als die von cbmhardware (Expansion-Port Prototype-PCB?)? Die ist gut, um einen Prototypen zu bauen, aber nicht ideal, um auf ein Steckbrett zu gehen...
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Aber natürlich hast du Recht, so was würde man heutzutage wohl kaum noch machen.
Puh, ich habe es selbst 1987 nicht über's Herz gebracht, ein Loch in meinen C64 (oder ab ca. 1989 im Amiga 500) zu bohren. Ich verstand damals schon nicht, wie man ein Gehäuse so verschandeln kann.
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Mal nen Label für nen VC20 Cartridge gebastelt.
Als Basis habe ich ein Bild aus dem Netz nach gearbeitet und mit nem Laser ausgedruckt.
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C16-Expansionport-Breakout
Ich besitze leider keinen Computer aus der 264 Familie. Wie ist denn eigentlich das Rastermaß des Ports da? Auch 100mil? Im Wiki kann ich dazu leider nichts finden.
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Wie ist denn eigentlich das Rastermaß des Ports da? Auch 100mil?
Natürlich nicht. Der ExPort hat RM1.9
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Natürlich nicht. Der ExPort hat RM1.9
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... eine C16/+4-PLA auf Basis der DodgyPLA (https://github.com/desaster/c64-dodgypla). Dabei handelt es sich um eine minimalistische CPLD-PLA für den C64, die nicht so sorgfältig aufgebaut ist, wie die PLAdvanced ( androSID, ich glaube ich zitiere Dich hierzu nicht? ) -- aber mal so zum Testen ist sie ok. Hintergrund ist, dass bigby (der noch eine eigene Variante des PCB entworfen hat) und ich die Timings der DodgyPLA für den C64 genauer überprüfen wollten (die CASRAM-Delays finden hier im CPLD statt) – und da ich die Entwicklungstools jetzt auch mal installiert bekommen habe, wollte ich gleich mal eine C16-PLA daraus machen. Läuft natürlich nur, wenn auch die CPU drinsteckt
Jetzt brauche ich nur noch ein C16-Expansionport-Breakout für die Basteleien... gibt es da noch eine andere als die von cbmhardware (Expansion-Port Prototype-PCB?)? Die ist gut, um einen Prototypen zu bauen, aber nicht ideal, um auf ein Steckbrett zu gehen...
Hi, nur kurz mein Senf dazu:
Zum Testen reichen diese CPLD-PLAs mir internem Delay sicherlich aus, ich hatte aber jetzt schon zwei 407er-Boards auf denen PLAnkton und auch DodgyPLA mit SMB64-Modul Bildfehler (wg. ungenauem CASRAM-Delay) im Intro geworfen haben. Original-PLA und auch PLAdvanced hatten dieses Problem bei gleichen Boards nicht.
Die festen R/C-Delays an den Ausgängen machen wirklich Sinn.
Habe jetzt meine Bastel-PLA auch damit ausgestattet und die Fehler sind weg. -
Hi, nur kurz mein Senf dazu:
Zum Testen reichen diese CPLD-PLAs mir internem Delay sicherlich aus, ich hatte aber jetzt schon zwei 407er-Boards auf denen PLAnkton und auch DodgyPLA mit SMB64-Modul Bildfehler (wg. ungenauem CASRAM-Delay) im Intro geworfen haben. Original-PLA und auch PLAdvanced hatten dieses Problem bei gleichen Boards nicht.
Die festen R/C-Delays an den Ausgängen machen wirklich Sinn.
Habe jetzt meine Bastel-PLA auch damit ausgestattet und die Fehler sind weg.Probleme kann ich in (wenigen Fällen, genauer: einem Fall) bestätigen -- mir ist bei meinem RPi-Sachen aufgefallen, dass sie sich anders verhält als eine PLS100 und PLAdvanced -- daher will ich mir das ja nochmal anschauen! Welche Werte hast Du für die Verzögerung verwendet?
PLAnkton verwendet einen 5V CPLD, oder? Die DodgyPLA ja nicht mal das...
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Die festen R/C-Delays an den Ausgängen machen wirklich Sinn.
Habe jetzt meine Bastel-PLA auch damit ausgestattet und die Fehler sind weg.Hast Du dazu vielleicht einen Link oder weitere Hinweise? Ich würde das auch gerne ausprobieren.
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ich hab mich an dem PLA-Ersatz von skoe orientiert, diesen finde ich sehr gut:
https://bitbucket.org/skoe/pla/src/default/realpla/180 Ohm / 100pF orientiert, da mein CPLD (ATF1502 - 5V) eine ähnlich Tdp besitzt, das muss angepasst werden an den verwendeten CPLD-Typen.
Da sollte man dann aber auch wieder an die Signalaufbereitung nach dem R/C-Glied denken (Schmitt-Trigger...)
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ich hab mich an dem PLA-Ersatz von skoe orientiert, diesen finde ich sehr gut:
https://bitbucket.org/skoe/pla/src/default/realpla/180 Ohm / 100pF orientiert, da mein CPLD (ATF1502 - 5V) eine ähnlich Tdp besitzt, das muss angepasst werden an den verwendeten CPLD-Typen.
Da sollte man dann aber auch wieder an die Signalaufbereitung nach dem R/C-Glied denken (Schmitt-Trigger...)
Ich kenne mich da viel zu wenig aus, aber die Frage will ich trotzdem stellen Die R/C-Glieder sind für eine 18ns-Verzögerung (plus Zeit für das Latch). Warum kann ich diese Verzögerung nicht im CPLD machen, gefolgt von den Widerständen gegen zu steile Kanten?
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Ja, ich war mir nur nicht sicher, mit welchen R/C man hier operieren soll. Um damit für EPROM PLAs zu experimentieren hatte ich mir mal eine generische Platine entworfen, bei der man auf der Unterseite die SMD-Bauteile dafür unterbekommt (allerdings kein Latch zum Signalaufbereiten). Leider sind bei paar Pins vertauscht, sonst hätte man sie gleich als Zwischensockel nehmen können
MalleB hattest Du mit den Platinen von mir eigentlich mal experimentiert?
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MalleB hattest Du mit den Platinen von mir eigentlich mal experimentiert?
Leider noch nicht. Ich habe eine 250407 was nicht funktioniert und wollte mit Deinen Platinen probieren es zum laufen zu bekommen. Wie immer sind andere Themen interessanter.
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Ich kenne mich da viel zu wenig aus, aber die Frage will ich trotzdem stellen Die R/C-Glieder sind für eine 18ns-Verzögerung (plus Zeit für das Latch). Warum kann ich diese Verzögerung nicht im CPLD machen, gefolgt von den Widerständen gegen zu steile Kanten?
Ich hab mir den Sourcecode jetzt nicht genau angeschaut, aber in den meisten Fällen wird die Verzögerung nur für einen Ausgang erzeugt, oder? Ich denke nicht, dass das reicht, da werden alle acht benötigt. Insbesondere wenn der Ersatz nicht in einem C64 Platz findet. Ausserdem müsste man sich unter einem Oszilloskop einmal anschauen, wie genau die interne Verzögerung in einem CPLD wirklich immer ist. Laut Literatur sollte man Delays nicht in einem CPLD erzeugen, sondern immer extern planen. Dieses genau zu beantworten vermag aber z.B. androSID
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Ich kenne mich da viel zu wenig aus, aber die Frage will ich trotzdem stellen Die R/C-Glieder sind für eine 18ns-Verzögerung (plus Zeit für das Latch). Warum kann ich diese Verzögerung nicht im CPLD machen, gefolgt von den Widerständen gegen zu steile Kanten?
Ich hab mir den Sourcecode jetzt nicht genau angeschaut, aber in den meisten Fällen wird die Verzögerung nur für einen Ausgang erzeugt, oder? Ich denke nicht, dass das reicht, da werden alle acht benötigt. Insbesondere wenn der Ersatz nicht in einem C64 Platz findet. Ausserdem müsste man sich unter einem Oszilloskop einmal anschauen, wie genau die interne Verzögerung in einem CPLD wirklich immer ist. Laut Literatur sollte man Delays nicht in einem CPLD erzeugen, sondern immer extern planen. Dieses genau zu beantworten vermag aber z.B. androSID
Naja... nicht ganz:
Die heutigen CPLDs sind wesentlich schneller als die alten PLAs und Im Grunde geht's "nur" darum die tPD des Originalbausteinsmöglichst genau zu simulieren. Die realPLA, PLAdvanced und wohl auch Deine (toms01) machen das mit R/C Gliedern. D.h. die zu schnellen
Ausgangssignale werden nachträglich verzögert.
Beim Einsatz der PLA im C64 ist aber nur eine der 8 Leitungen wirklich kritisch was ein zu schnelles Signal angeht; d.h. nur eine Leitung DARF
nicht zu schnell sein. Und das machen die anderen PLAs eben gerne z.B. mit mehreren internen Invertern oder sonstigen Feedback-schleifenintern langsamer.
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jo, danke Dir. Das ist es was ich aber im Grunde gemeint habe, wenn die PLA in einem anderen Gerät verbaut wird, werden es womöglich andere Ausgänge sein, die zeitkritisch sind. Daher ist es sinnvoll alle acht für den Universalgebrauch auf ~Originalgeschwindigkeit zu reduzieren.
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Die heutigen CPLDs sind wesentlich schneller als die alten PLAs und Im Grunde geht's "nur" darum die tPD des Originalbausteins
möglichst genau zu simulieren. Die realPLA, PLAdvanced und wohl auch Deine (toms01) machen das mit R/C Gliedern. D.h. die zu schnellen
Ausgangssignale werden nachträglich verzögert.
Beim Einsatz der PLA im C64 ist aber nur eine der 8 Leitungen wirklich kritisch was ein zu schnelles Signal angeht; d.h. nur eine Leitung DARF
nicht zu schnell sein. Und das machen die anderen PLAs eben gerne z.B. mit mehreren internen Invertern oder sonstigen Feedback-schleifenintern langsamer.
Danke für die Erklärung! Wie wichtig erachtest Du die Widerstände am Ende? (bei der RealPLA waren's die 100 Ohm nach dem Latch), bei der PLAdvanced kann ich auf Gitlab gerade nicht nachsehen
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bei der PLAdvanced kann ich auf Gitlab gerade nicht nachsehen
Stimmt. Bis ich das Projekt auf den letzten läuffähigen Stand gebracht habe wird das auch so bleiben... ich möchte ungern halbgares
im Umlauf haben!
Da ich aber insgesamt wenig Lust verspüre Lebenszeit zu investieren um die PLAdvanced für die ganzen Trittbrettfahrer auf Stand zu bringen,
kann dies auch noch sehr lange so bleiben...
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Macht im Grunde ja auch Spaß mit einem Oszi mal selbst zu schauen, wie sich das Signal bei Bauteilvariation ändert.
Ziel ist es ja möglichst nah ans Original zu kommen.