W65C02S-Einplatinencomputer

Es gibt 295 Antworten in diesem Thema, welches 49.573 mal aufgerufen wurde. Der letzte Beitrag (25. Dezember 2012 um 19:58) ist von norbi40.

  • So. Ich habe nun das Design überarbeitet und insgesamt 7 ICs, 7 Widerstandsarrays und 1 Connector eingespart. Ist etwa eine Ersparnis von 10€ ^^

    Die geupdatete Version ist schon hochgeladen. Ich muss nur nochmal die zugehörigen Bibiliotheken updaten, sonst gibts Verwirrung.


    Ich habe einen ATtiny 2313A-AU eingefügt, der die Displays multiplext. Weil ich eh so wenig Pins habe, hab ich noch 74LS138 bzw. 74LS238 verbaut, um auch die Zeilen und Spalten zu multiplexen.
    m( Epischer Fail. Mit 74LS138 kann man natürlich keine 8 Bit Multiplexen und auch haben sie keine Flipflops drin. 0.1.3p ist obsolete, weil wird eh nicht funktionieren m(

    Ich arbeite nun an 0.1.4p mit µC und Treibern...

    Gruß,
    crasbe

  • Man muss zwar Bitte melde dich an, um diesen Link zu sehen. noch etwas nach unten scrollen, dafür findet sich dann dort ein schönes Schaltbild, wie man die nicht-open-drain-Ausgänge vom W65C22 mit anderen open-drain-Ausgängen an IRQ mittels eines schlichten UND-Gatters kombinieren kann.

  • Das hab ich sogar gemacht, und bei der W65C21S, also PIA auch überlegt. Im *hüstel* kaputten 0.1.3p ist das auch zu sehen. Oben ist ein Konstrukt aus Open Collector (Entspricht Open Drain) AND-Gattern (74LS09). Das habe ich aber abgelöst, da ich eine PIA rausgeworfen habe und die Interrupt-Pins von der PIA auch als OC bzw. OD ausgeführt sind. (Die werden sowieso nicht benutzt, von daher.)

    Für die W65C22S ist das mit dem OC-AND-Gatter eine schöne Lösung, nur sind die Pullup-Widerstände etwas lästig.

    *gähn* Gruß,
    crasbe

  • Okay, dann hat es sich ja quasi erledigt. Aaaber...

    nur sind die Pullup-Widerstände etwas lästig.


    Wieso der Plural? Ist doch nur EIN Widerstand. Mehr sind nicht nur nicht nötig, sondern sogar schlecht -- dann wird der resultierende Gesamtwiderstand der parallel geschalteten Widerstände zu gering.

  • Okay, dann hat es sich ja quasi erledigt. Aaaber...


    Wieso der Plural? Ist doch nur EIN Widerstand. Mehr sind nicht nur nicht nötig, sondern sogar schlecht -- dann wird der resultierende Gesamtwiderstand der parallel geschalteten Widerstände zu gering.


    Wenn der Gesamtwiderstand kleiner ist, sind die Schaltzeiten geringer.. Das nur nebenbei.

    Wegen Plural: Ich hatte noch den Schaltplan mit 2 PIAs im Kopf, wo ich alle AND-Gatter verbraten habe ^^ (wahrscheinlich fürchterlich langsam)

    Ich habe das AND-Gatter, sowie den Interrupt-Pin ansich rausgeworfen, weil der nicht benutzt ist. Die 4 Interruptleitungen sind nicht beschaltet und ich wüsste auch grad nicht wofür.
    Die Kommunikation PIA -> µC ist unidirektional und die Taster haben eh ein eigenes System.

    Hoffentlich hat Revision 0.1.4p vom User-Interface nun einen Grad der Fehlerfreiheit erreicht. Ich habe noch etwas optimiert.

    Gruß,
    crasbe

  • Ich habe gerade das SID-Sound-Interface (kurz SIDSI) (*ba dum tss*) fertiggestellt und hochgeladen. Ich hoffe, ich habe nichts offensichtliches übersehen oder falsch gemacht.
    Der Schaltkreis für Audio-Out ist aus dem StereoInSID entnommen, wobei ich nicht beide Signale zusammengeführt habe, sondern als Stereo-Jack herausgeführt habe.
    Außerdem sind Jumper für 9V/12V und Pin 26 über 330kOhm auf GND (aka. Digifix) oder direkt (aka. Rauschminimierung).

    Das User-Interface bekommt noch eine Revision, da ich es irgendwie verpennt habe, alle I/O-Adressen an die Jumperleiste zu führen...

    Der Schaltplan mit dem CPLD-Banking nähert sich auch der Fertigstellung, ich muss nur noch ein paar Schönheitsfehler korregieren.

    Für alle, die Zugriff aufs Repo haben: Rev. 0.1p des SIDSI ist hochgeladen. Bitte einmal rüberschauen!

    Gruß,
    crasbe

  • Gestern habe ich noch eine Revision vom SIDSI gemacht, weil ich ein Bankingsignal an der Jumperleiste vergessen habe.

    Außerdem habe ich das User-Interface angepasst, weil ich dort auch nicht alle Signale hatte.

    Gruß,
    crasbe (Tripplepost ftw)

  • Schön zu sehen, welche Fortschritte das Projekt macht! :)
    Ich bin gespannt, wie es weiter geht.

    Bogo

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  • Alle Jahre wieder gibts ein Update von der Front:

    Da die Schaltplanbasis nun mehr oder weniger steht und ich nur noch kleine Dinge ändern werde (Sachen, die mir beim Routen z.B. auffallen), habe ich mit dem ersten Board angefangen.
    Das Speicher-Board musste als erstes dran glauben. Schlussendlich habe ich mich für einen PLCC Am29F010 entschieden, da m.E. 128KiB Flash mehr als ausreichend sind.
    Vielleicht nicht die beste Wahl, genau mit diesem Board anzufangen, aber es gehört ebenso zum Grundgerüst.

    Anbei ein Rendering. Alle, die aufs Projekt-Repo zugreifen können, haben Einsicht auf die neue Schaltplanrevision, Boarddaten und Renderings in SVG und PNG von allen Schaltplänen und dem Board.

    Schönen Restdienstag noch,
    crasbe

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  • In raschen Schritten geht es weiter. Ich habe soeben das zweite Board fertig geroutet. Dieses mal mit der CPU. Dabei gleich noch eine Revision des Schaltplans angefertigt.
    Es ist bereits alles im Repo hochgeladen; anbei ein Rendering des Boards. Schaltplanrevision und Boardrevision sind nun gematcht.

    Über Feedback würde ich mich sehr freuen!

    Gruß,
    crasbe

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  • dolles ding was sind die maße
    die werte (lestung der komponeneten)

    und was würde es kosten?

    1x VIC-20,2x C16,1x P4 3x C64,1x C128D, 2x A500,1x A2000,1x CPC464,1x 520/1040ST,Mega ST2,1x PC10-III,1x /|\ PC-1,Acorn BBC MICRO 64k,1x Acorn electron :done:

  • Die Maße sind (eigentlich) 100x100mm, aber ich habe mich etwas vertan beim Routen; die Platinen sind nur 99,060mm lang.

    Werte, hm puh. Je nach Ausrüstung. Geplant sind 8MHz W65C02S (CMOS-6502 vom WDC), 128KiB FlashROM, 512KiB RAM, ein CPLD fürs Banking, ein AVR zum debuggen, ein User-Interface (KIM-like) sowie ein paar andere Schmankerl.

    Kosten kann man schwierig abschätzen. Das kommt stark auf die Menge der Interessenten an. Worst-Case wären 10 Platinen, da wären wir bei (geschätzt) 20-40€ pro Platine. Je nach Bestückung.

    Gruß,
    crasbe

  • Supi, es geht weiter. :)
    Sag mal, Du hast da ja noch sehr viel Platz auf den Platinen. Kannst Du die nicht kleiner machen oder mehr drauf packen? :)

    Bogo

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  • Ich habe auch schon übeelegt die Leiterkartengröße zu reduzieren, allerdings bezahle ich in 5cm-Staffelungen. Dss heißt, wenn ich 3cm weniger habe, bezahl ich den selben Betrag.
    Und 5cm kann ich nicht wegoptimieren. Ungleichmäßige Leiterplattengröße sähe auch komisch aus.

    Gruß,
    crasbe

  • Sehr nettes Projekt.
    Gibt es denn Fortschritte ?
    Hast Du auch an eine grafische Ausgabe gedacht ?
    So in etwa wie beim VC 20 selig ? :smile:
    LG