letzter Beitrag von Diddl am
Hi,
habe für 1. gestimmt die warscheinlichkeit eines Paralellbetriebs der FE ist zimmlich gering.
Da einfach zu wenige überhaupt Karten haben die man gleichzeitig benutzen kann und es sehr wenige giebt die parallel nutzbar sind wegen eingebautem Ram.....mehr würde ähnlich des mmc64 nützen ein slot anzubauen (aber ich glaube das Thema wurde schon behandelt) und diesen über die FE steuern für weitere neuentwicklungen(sollte es so was geben). Eventuel eine SID Karte oder sonnstiges...
Der Anschluß müsste ja nicht ein VC20 Slot sein, einfach ein Anschluß mit allen benötigten Signalen um einene Entwicklungen dran zu machen. Sozusagen eine Erweiterung der FE..
Gruß Jogi
Ich habe für 2 gestimmmt.
Die volle Kompatibilität zu anderen VC20 Produkten wird zwangsläufig dazu führen das die
FE niemals das Betastadium verlässt.
EDIT: Ja, ich bin Pessimist. Ich glaube sogar das nur 1% der FE-Benutzer überhaupt
die Platine voll bestücken wird, SD2IEC wird warscheinlich noch gerne benutzt,
Der Uhrenbaustein und die LCD-Option eher nicht.
Also ich hab für 2 gestimmt. Ich fände es gut wenn noch ein Platz für kleine Erweiterungen wäre, z.B. ein Clockport. Siehe den anderen Thread ...
ch fände es gut wenn noch ein Platz für kleine Erweiterungen wäre, z.B. ein Clockport.
Ich glaube nicht dass da noch Platz für ein Clockport ist, wie siehst du das JMP$FCE2?
Ein Clockport wäre natürlich genial, dann ist RR-net schon mal nicht weit ...
Aber wir bräuchten einen größeren CPLD mit mehr Pins um die Signale zu generieren:
Ich glaube nicht dass da noch Platz für ein Clockport ist, wie siehst du das JMP$FCE2
Ein Clockport wäre natürlich genial, dann ist RR-net schon mal nicht weit ...
Passt mit meinen Mitteln nicht, Das würde dann streng auf 4-Layer gehen.
Oder die Option Clock/LCD fliegt wieder raus.
Was wäre denn für den Clockport alles nötig?
Aber wir bräuchten einen größeren CPLD mit mehr Pins um die Signale zu generieren:
/quote]
Da wird es auch schon eng, nachdem ich mit For;;) schon über das Layout und die Beschränkungen der Modul
Gehäuse diskutiert habe.
Lösungsweg:
Wer anderes macht das 4-Layer-Layout, ist nicht so das ich das nicht gerne machen würde, aber ich will ungerne
meine Lizenz deswegen aufs Spiel setzen.
also auf lcd könnte ich dafür direkt verzichten für einen clockport. auf die clock selber aber vielleicht nicht das finde ich eine recht witzige option 
Was wäre denn für den Clockport alles nötig?
Man müsste die Signale D0 bis D7, A0 bis A3, /Reset, Gnd, VCC zum Port schleifen. Das /INT Signal muss zum /NMI oder /IRQ.
Die Signale /SPARE_CS, /RTC_CS, /PWR_BAD, /IORD und /IOWR müsste der CPLD generieren. Und da fangen die Probleme schon an weil wir nicht soviele Pins frei haben.
Ist wohl eher was für eine eigene Cartridge oder eine FE v4 ... 
Die Signale /SPARE_CS, /RTC_CS, /PWR_BAD, /IORD und /IOWR müsste der CPLD generieren. Und da fangen die Probleme schon an weil wir nicht soviele Pins frei haben.
Also man muss sicher nur ein /CS generieren und das legt man zur Not direkt auf eine der IO Leitungen des VC20 wenn noch eine frei ist. Und die WR und RS Signale kann man sicher auch mit einem 74XY00 aus /RW und Phi2 erzeugen oder eben per CPLD. von PWR_BAD hab ich noch nix gehört aber ob das nötig ist? Sollte sich mal jemand Silversurfer und RRnet anschauen und dann wissen wir ob es nötig ist. Für ein SID Modul oder ähnliches werden wir es nicht brauchen.
Ich habe auch für 2 gestimmt: wenn man mit überschaubaren Mitteln Kompatibilität zu anderen (vielleicht nicht allen) Cartridges herstellen kann, wäre das schön und lohnt sich.
Aber jetzt nochmal das komplette Design über den Haufen zu werfen, was dann am Ende 0,3 o/oo der Leute nur nutzen finde ich drüber - vor allem auch wegen der ganzen Arbeit von JMP$FCE2 und auch von Diddl, die dann für die Katz gewesen wäre.
Außerdem verzögert sich dann das ganze noch weiter und ich fänd's schon schön, wenn wir vor dem Easyflash und dem 6502/RAM-ROM etc. ausliefern würden...
Hi for(..),
aus diesem Grunde habe ich für 1. was eigendlich auch 2. währe gestimmt.
Auch wenn ich die FE nicht für ein Endprodukt halte bin ich der Meinung Beta durch kleine änderungen was noch geht und raus damit.
Eventuel der Uhrenport.
Aus der FE 3.0 oder was die nun im Moment entgültige ist könnte man dann eine 4.0 machen aber dann währe smd unumgänglich um Platz zu schaffen..
Gruß Jogi
Außerdem verzögert sich dann das ganze noch weiter und ich fänd's schon schön, wenn wir vor dem Easyflash und dem 6502/RAM-ROM etc. ausliefern würden...
Beim 6502/RAM-ROM mache ich mir da keine Sorgen und beim Easyflash bist ja auch du Produzent ...
Es ist ein Hobby Leute, Konkurrenzdenken sollten wir auch zum Spass nicht haben.
Aber es wird! Es hängt bald nur noch von dir ab: CPLD Design habe ich gestern fertig gemacht. Da ich nur noch 2 Stück CPLD besitze, habe ich auch das alte Prottyp v1 reaktiviert und das CPLD Design da ebenfalls nachgezogen. Im Simulator scheint alles ok zu sein. Zeitplan sieht so aus:
- Heute Abend muss ich den Prototyp v1 hardwaremäßig etwas umbauen.
- Vielleicht geht sich heute auch noch ein Hardwarecheck des neuen CPLD aus.
- Morgen hoffe ich den Platinen Prototyp fertig zu kriegen und die Doku Anpassung (FE Intern).
- Übermorgen passe ich die Firmware an, dann kann von mir aus der v3.1 Betatest losgehen ... 
Aus der FE 3.0 oder was die nun im Moment entgültige ist könnte man dann eine 4.0 machen aber dann währe smd unumgänglich um Platz zu schaffen..
Von mir aus gerne eine v4! Mit SID und RR-net Anschluss (Clockport).
Schön wäre auch eine bessere Atmel Anbindung in der v4:
+ ich könnte mir vorstellen dass ein zweiter Atmega drauf ist, für Display und CPLD Konfig.
+ wenn die Konfig nicht über IO vom VIC ausgeht haben wir auch diese Ressource frei.
+ die CPLD Konfig macht der Atmega über IEC Befehle: RAM einblenden, RAM schreibschützen, Rom einblenden ...
+ der Atmega kann sich die Konfig auch merken bei Stromausfall.
Zitat von »for(;;)«
Außerdem verzögert sich dann das ganze noch weiter und ich fänd's schon schön, wenn wir vor dem Easyflash und dem 6502/RAM-ROM etc. ausliefern würden...
Beim 6502/RAM-ROM mache ich mir da keine Sorgen und beim Easyflash bist ja auch du Produzent ...
Macht euch nur lustig über mich ...
Früher hatte ich auch schonmal mehr Zeit mich um sowas zu kümmern und es soll ja ein Hobby bleiben und Spass machen. Vergesst nicht ich hatte damals allein die Idee hab es allein umgesetzt usw. Das geht heute leider nicht mehr so, deswegen dauert es so lange. Darum finde ich es gut dass es auch frisches Blut gibt und ihr in einem Team die Sache durchzieht, jeder auf dem Gebiet wo er gut ist.
Und wenn ich nun gemein wäre würde ich bei PCB-Pool auf bestellen klicken weil bis auf die Diagnoseplatine, die ich zugunsten Easyflash wohl nicht weiterverfolgen werde (aber wer weiss?) ist ja alles fertig und getestet 
Macht euch nur lustig über mich ...
Nicht böse sein. Jeder versteht dass es ein Hobby ist und man nicht so viel zeit rein stecken kann/will.
