Heute ist mir ein "Flaw" im Layout des 8500+8501 aufgefallen! Aber erstmal vorweg: In den NMOS Chips werden - um z.B. ein NAND zu bauen -
drei FETs benötigt: Ein FET auf der High-Side als Pull-Up und dann je nach Anzahl Eingänge FETs um den Ausgang nach GND zu ziehen:
Im 6502 Core sind von diesem jede Menge vorhanden; einer davon hier:
Und bei genau diesem einen speziellen NAND wurden wohl beim Übergang zu HMOS (also beim 8500+8501) beim Pull-Up aus
meiner Sicht ein "kleines Böckchen" geschossen:
Es wurde versehentlich das Gate des T1 nicht an Source, sondern an Drain (VCC) angeschlossen:
- Zum Vergleich 6509 ohne Fehler:
Da dies bei mehreren Tausend solcher Pull-Ups das einzige ist, das auf diese Art beschaltet wurde, gehe ich von einem
Layoutfehler aus.
Was bedeutet dies konkret? Nicht viel: Auf Grund der Größe dieses FETs funktioniert er (offensichtlich!) trotzdem
noch als Pull-Up. Tatsache ist. Das diese Schaltungsvariante auch eine zeitlang üblich war. Von daher hat dies
im ersten Moment KEINEN Einfluss auf die Funktionalität - ist aber auf jeden Fall ungewöhnlich.
PS: Im 6502 und 6509 ist dieser Pull-Up "richtig"