Forum64

Quoted from "Schmitti"

plausible Erklärung gefunden, warum mit dem EPROM keine stabile Lösung als Ersatz für die PLA funktionieren kann.

Das Eprom hat am Ausgang einen Decoder dessen Signale im Gegensatz zu PLA in den Schaltzeiten fluktuieren. Das nimmt das ein oder andere Board übel. Ob's funktioniert hängt im Einzefall von der Chip-Revision der CBM ICs und Eprom Hersteller ab. Näheres auch bei "Ray Carlsen". Er hat dazu einige Tests gemacht und meint, dass ein Kondensator im Chip Selekt Ausgang der EPROM-Pla teilweise die Probleme mindern kann, weil dadurch die Ausgänge mehr Zeit bekommen den richtigen Pegel zu bringen.

Ok, das mit dem zu langsamen EPROM war ein Beispiel. Es kann natürlich auch zu schnell sein, dann passt das Timing auch nicht. Aber dann stimmt natürlich das Timing nicht vom EPROM. Das kann doch aber bei einer anderen Logik (z. B. GAL) genauso der Fall sein.
Die undefinierten Zustände am Ausgang des EPROM's können es nicht sein. Das ist ja normal, dass in der Zeit, wenn die Eingangssignale ihre Pegel wechseln, der Ausgang kein stabiles Signal liefern. In dem Moment darf man das Signal ja auch nicht vom Ausgang abgreifen. Wenn das der Fall ist, stimmt das Timing nicht und der Rest ist Glücksache. Auch GAL und andere IC's wechseln am Ausgang ihre Pegel und in dem Moment haben die auch undefinierte Zustände. Kann ich dann auch nicht abfragen. Erst wenn die Ausgänge bei stabilem Eingangssignalen fest sind, darf das Signal abgefragt werden. Das gilt für EPROM und alle anderen IC's gleichermaßen. Hier ist also kein Unterschied.
Der Punkt mit dem Kondensator lässt eher darauf schließen, dass Signale zu schnell instabil werden, wenn die Eingangssignale ihre Pegel wechseln. Dann ist das der falsche EPROM-Typ. Der gleiche Effekt kann aber dann auch bei einem GAL, das zu schnell ist, auftreten. Wo ist da der Unterschied? Insofern verbiege ich mit dem Kondensator nur das Timing.

Quoted

Die undefinierten Zustände am Ausgang des EPROM's können es nicht sein. Das ist ja normal, dass in der Zeit, wenn die Eingangssignale ihre Pegel wechseln, der Ausgang kein stabiles Signal liefern. In dem Moment darf man das Signal ja auch nicht vom Ausgang abgreifen. Wenn das der Fall ist, stimmt das Timing nicht und der Rest ist Glücksache. Auch GAL und andere IC's wechseln am Ausgang ihre Pegel und in dem Moment haben die auch undefinierte Zustände. Kann ich dann auch nicht abfragen. Erst wenn die Ausgänge bei stabilem Eingangssignalen fest sind, darf das Signal abgefragt werden. Das gilt für EPROM und alle anderen IC's gleichermaßen. Hier ist also kein Unterschied.

eben doch. ein eprom ist eben keine logische schaltung wie ein gal (oder eine pla). das ist genau der kleine aber feine unterschied der die probleme macht (und auch das hat oliver in andren threads schon gut und ausführlich erklärt). die kurzfassung ist: beim gal/pla ändern sich bei einer eingangsänderung alle damit verbundenen ausgänge auf einen schlag, bei einem eprom das als lookup-table missbraucht wird nicht. die kurze zeit in der das signal aufgrund endlich steiler flanken in einem undefinierten zustand ist ist NICHT das problem (denn das gibts natürlich bei allen bausteinen).

Quoted from "sauhund"

und auch das hat oliver in andren threads schon gut und ausführlich erklärt)

tja ich machs nicht gerne, aber ich muß ihm recht geben! ich kenn mich damit nicht aus, aber diese ganze diskussion wurde schon mehrfahc geführt mit dem ergebnis, daß ein eprom in einigen feinen sachen halt unterschiedlich reagiert...

nur wurde bisher nie ein problem bei irgendjemand festgestellt...

zumindet ist niemand irgendjemand selbst bekannt
oder irgendwelche probleme selber bekannt...

@sauhund: Du hast recht, ein EPROM ist keine logische Schaltung. Aber es ist eine Digital-Schaltung wie Logik-Schaltungen. Und im Fall als PLA-Ersatz hinterlegtst Du im Inhalt eben eine logische Funktion. Damit verhält sich in dem Fall das EPROM wie eine logische Schaltung.
Einem anderen IC ist es egal, ob es sein Eingangsinformationen von einer Logik-Schaltung oder einem EPORM bekommt. Signaltechnisch verhält sich das gleich: Die Schaltung "klappert" und wenn sie fertig ist, sind die Ausgänge stabil. Zu dem Zeitpunkt können sie abgegriffen werden, egal ob EPROM oder GAL oder etwas anderes.
Wenn sich die Eingangssignale beim EPROM ändern, hast Du recht, die Ausgänge ändern sich nicht alle zum gleichen Zeitpunkt. Das ist normal. Genau der gleiche Fall ist das beim GAL. Die Ausgänge ändern sich nicht zum gleichen Zeitpunkt. Das kommt schon alleine durch die Transistoren, die die Logikfunktionen bilden, egal in welchem IC. Diese haben einfach als (zum Beispiel) Oder- oder Und-Gatter leicht unterschiedliche Laufzeiten, sowohl bei Pegelwechsel von Low nach High und umgekehrt. Auch das ist normal. Dazu kommen leichte Streuungen durch Fertigungstoleranzen und Temperaturunterschiede. Auch das ist normal. Somit hast Du immer ein Zeitfenster, in dem die Ausgangssignale ihren Pegel annehmen, wenn die Eingangssignale wechseln. Unterschiedliche Lasten an den Ausgängen kommen noch hinzu.
All das ist bei GAL und EPROM gleich.
Dennoch wird behauptet, es gibt Unterschiede. Nur hat dies bis jetzt keiner benannt. Ich habe zumindest noch keine Erklärung gefunden oder in einem Beitrag lesen können. Wenn Du einen hast, sag doch mal, wo genau.
Das was ich oben beschrieben habe, kannst Du übrigens sehr gut nachvollziehen, wenn Du mal eine kleine analoge Schaltung simulierst und dabei unterschiedliche Lasten, Gatterfunktionen und Temperaturen berücksichtigst. Ein GAL verhält sich nicht so, wie Du es hier beschrieben hast. Das ist falsch und eine Analog-Simulation zeigt das auch. Mit Spice lässt sich das zum Beispiel mit entsprechenden Halbleiter-Bibliotheken simulieren.

@jackdaniels: Meinst Du mit falsch reagieren, dass die logische Funktion anders ist oder das Timing zwischen EPROM und GAL? Auf welchen Beitrag beziehst Du Dich? Dann könnte ich das mal nachlesen. Insofern wären Titel und Datum hilfreich. Nachwievor glaube ich einfach, dass bei den problematischen EPROM's ein Timing nicht eingehalten wird. Solang man aber nicht weiß, welches Timing das ist, kann das Problem beim GAL genauso auftreten. Es ist einfach Glückspiel.

Iirc werden beim Eprom immer alle Ausgänge neu gesetzt. Ein PAL/GAL kann jeden Ausgang individuell schalten. Ansonsten wäre es ein schlechter Dekoder. Oder liege ich da falsch ?

@schmitt

kann dir leider nicht sagen was genau es war oder wann.... kenne mich selbst auch mit diesem thema NULL aus!

kann mich nur dran erinnern, daß es schonmal diese diskussion gab (beim c64 nicht beim +4) wo gesagt wurde, daß nicht der inhalt das problem ist, sondern eben das "unberechenbare" verhalten der ausgänge soweit ich das in erinnerung habe... von wegen bei nem gal oder sowas (wie gesagt kenne mich nit aus) kann man die ausgänge zu jedem zeitpunkt bestimmen, bei nem eprom nicht oder sowas

wie gesagt: NULL peil davon! aber deja vu

Quoted

eine Analog-Simulation zeigt das auch.

kann sein. messungen an real existierender hardware zeigen aber unterschiede. ALL DAS hat oliver aber schon erklärt, und langsam verliere ich auch die lust am wiederkeuen :)

Quoted

Iirc werden beim Eprom immer alle Ausgänge neu gesetzt. Ein PAL/GAL kann jeden Ausgang individuell schalten.

exakt. bei einer "richtigen" pla ändern sich bei änderung eines eingangs nur die davon direkt abhängigen ausgänge, alle anderen ausgänge bleiben imer die gesamte schaltzeit unverändert und stabil. (denn es ist eine logische schaltung) bei einem eprom ändern sich bei beliebiger eingangsänderung immer alle ausgänge, und es gibt auf allen ausgängen glitches. (denn es ist ein lookup-table)

Quoted from "Schmitti"

Aus meiner Sicht ist es auch falsch, zu behaupten, die EPROM-Lösung sei nicht gut.

Deine Sicht hat keinen fachlichen Hintergrund und ist daher irrelevant.

Damit diese (meine) Aussage nicht als total arrogant 'rüberkommt, hier nochmal der fachliche Hintergrund:

Du hast Recht wenn Du behauptest, dass die Grundgleichungen identisch sind. Was Du aber bei dieser Behauptung geflissentlich verschweigst, ist das dynamische Verhalten in der Schaltung. Nicht das Ergebnis am Ende eines jeden Halbzyklus ist interessant, sondern die Übergänge von Halbzyklus zu Halbzyklus. Bei einer Logikschaltung wie der PLA, einem GAL oder einem CPLD sind auch die Übergangsphasen garantiert. Bei einem Eprom sind die Übergangsphasen sowohl länger, als auch gefährlicher, denn es können bei einem Eprom zwei oder mehr Bausteine gleichzeitig die Freigabe erhalten, auf den Bus zu schreiben. In dieser Übergangszeit fließt also Maximalstrom, der unter Umständen Bauteile zerstören kann.

Ein Halbzyklus ist beim C64 ca. 500ns lang. Die Zugriffszeit eines schnellen Eproms ist 80ns. Wir reden also von bis zu 16% der Zeit, in der sich zwei wertvolle Bauteile (z.B. VIC und ein Rom) gleichzeitig um den Bus prügeln dürfen. Erst in den restlichen 420ns bekommt einer von Beiden das Signal zum Abschalten. Daß das Problem nicht sofort auffällt liegt daran, dass die Chips recht robust sind was Kurzschlußströme angeht. Innerhalb eines originalen C64 ist das auch weniger ein Problem, denn ein unmodifizierter C64 basiert komplett auf NMOS-Technik, die von ihrer Auslegung her gegen GND immer kurzschlußfest ist. Sobald Du aber ein Modul in den Port steckst (also ein FC3 oder AR6), hast Du CMOS-Bauteile im Computer, die kräftig gegen +5V ziehen können. Damit fließt bei gleichzeitiger Selektierung Strom in einer Größenordnung, die die alten NMOS-Chips garantiert ins Nirwana schicken kann. Die Gefahr ist also, dass Du Dir Deinen C64 durch die Eprom-PLA-Reparatur nur temporär wieder ins Leben holst. Dieser Zombie lebt aber möglicherweise nur so lange, wie die Chips die Übergangs-Impulse vertragen. Irgendwann geht etwas viel wertvolleres als eine PLA kaputt - viel Spaß bei der Fehlersuche.

Bei der 264-Serie sind die Zugriffszyklen noch kürzer als beim C64, demnach steigt der Prozentsatz der "gefährlichen Zeit" weiter. Gerade mit TED-Chips die ohnehin sterben wie die Fliegen, sollte man sich ein bischen mehr Gedanken über die Theorie machen, die hinter all' den schwarzen Krabblern steckt. Übrigens reden wir bei der PLA über einen Logikbaustein, der gar nicht so langsam ist: Aktiv-low-Gleichungen werden in ca. 15ns bearbeitet, die aktiv-high-Gleichung (CASRAM) ist nach ca. 20ns am Ausgang zu "sehen". Speziell CASRAM ist so formuliert, dass sie erst low gehen kann, wenn alle anderen Ausgänge high sind. Allein diese Technik des Sicherstellens von einzel-Selektierung ist mit einem Eprom komplett unmöglich.

Schmitti (und andere), ich hoffe, dass das als Erklärung ausreicht, die Eprom-Schaltung nur als temporäre Krücke zu verwenden. Es handelt sich NICHT um eine Lösung, sondern um Gefahrenpotential.

Jens

neuRomancer,

Du beschreibst den Soll-Zustand, also den, bei dem nur ein Chip selektiert wird. Außerdem bin ich mir nicht sicher, ob Du die Beschreibung "gleichzeitig auf den Bus schreiben" richtig interpretierst, denn wenn die CPU liest, dann schreiben andere Bauteile natürlich auf den Bus.

Nun zum Elektrischen:

Ein NMOS-output hat einen festen pullup-Widerstand gegen 5V und eine Schaltstufe gegen GND. Den Widerstand nenne ich mal 1Kohm, ohne zu wissen, wie der wirklich ist (Größenordnung stimmt zumindest). Wenn diese output-Stufe jetzt gegen GND zieht, so fließt Strom gemäß ohmschem Gesetz: I=U/R mit U=5V und R=1000Ohm, also 5mA, die innerhalb des Chips verbraten werden.

Üblicherweise kann so ein NMOS-Chip rund 20mA gegen Masse ziehen. Wenn jetzt ein CMOS-Chip mit auf dem Bus liegt und Freigabe bekommt, dann ist der nicht einfach nur 1kOhm gegen +5V, sondern eine Treiberstufe gegen 5V, die etwas in der Größenordnung von 25mA liefern kann. Wir addieren also 5mA vom Inneren eines jeden Chips zu den 25mA des CMOS-Eproms und landen bei einer Überschreitung der "absolute maximum ratings", die das Datenblatt als den möglichen Tod des Chips ausweist.

Ich vermisse in Deiner Erklärung genau diese Betrachtung der Ströme - allein mit Spannungen kommst Du nicht zu einer brauchbaren Aussage.

Jens

Quoted from "Wiesel"

Wenn jetzt ein CMOS-Chip mit auf dem Bus liegt und Freigabe bekommt, dann ist der nicht einfach nur 1kOhm gegen +5V, sondern eine Treiberstufe gegen 5V, die etwas in der Größenordnung von 25mA liefern kann.

d.h. in eigenen Designs sollte man definitiv mal über Serienwiderstände in der Gegend von 330 Ohm nachdenken?

Quoted from "neuRomancer"

ich habe eben das Datenblatt des CIAs und der 6510er CPU gecheckt und kann dort keinen Hinweis auf ein "Maximum current Rating" finden.

Einspruch.

Seite 3 des 6526 Datenblattes, auszugsweise:



und es steht fett drüber:



Wenn also die CIA - egal auf welchem Pin - mehr als 3,2mA gegen GND liefern muß, geht sie kaputt. Ein CMOS Eprom am Expansionsport oder in einer Kernal-Umschaltung schafft das locker.

Quoted from "neuRomancer"

Wenn er so dimensoniert ist, dass er 500 mA aufnehmen kann, dann tut er das auch,

...und er ist so dimensioniert, dass er 3,2mA kann. Alles was drüber ist, ist Risiko.

Quoted from "neuRomancer"

1. ein Dauerbetrieb liegt hier nicht vor. Nahezu jede Mikrosekunde wird der Transistor ein- und ausgeschaltet und kann sich somit wieder abkühlen

Eine Dauerkühlung liegt hier nicht vor. Einen Nachweis, dass ausreichend Kühlung bei einem Puls/Pausenverhältnis von 16/84 gegeben ist, bist Du schuldig geblieben, Deine Behauptung hat also bisher keinen Halt.

Selbst wenn Du annimmst, dass die 3,2mA tatsächlich nur aus thermischen Gründen die Grenze sind, ist die Grenze bei dem gegebenen Tastverhältnis irgendwo in der Größenordnung von 20mA. Selbst die überschreitet ein CMOS-Eprom locker. Ich bleibe dabei: Eine PLA muß auf Logik basieren, ein Eprom via Adapter im PLA-Sockel ist eine Gefahr für wertvolle, nicht ersetzbare Hardware.

Jens

Quoted from "Wiesel"

Einspruch.
Seite 3 des 6526 Datenblattes, auszugsweise:

Um mal den Beckmesser zu spielen: NeuRomancer sprach von der 6510 CPU.
Und in dem Datenblatt ist das gar nicht erwähnt.. oder ich hab's übersehen. Ich finde da nur Input Leakage Current (max 100 mA) - ist es das?
Frage nebenbei (weil ich wenig Ahnung habe): Gelten für unterschiedliche NMOS Bausteine unterschiedliche Grenzen?

Quoted from "AntaBaka"

Um mal den Beckmesser zu spielen: NeuRomancer sprach von der 6510 CPU.

...die beim Lesen des Datenbus nicht treibt, ergo müssen wir die auch nicht angucken. Die Gefahr ist, dass zwei Bauteile gleichzeitig den Bus treiben, was bei einem Schreibzyklus (=CPU treibt den Bus) nicht passiert.

Jens

Quoted from "neuRomancer"

Jens, Sorry, aber ich fürchte du interpretierst das Datenblatt nicht korrekt.

Beim CIA wird angegeben wieviel Strom er MINIMAL treiben kann - nämlich 3.2 mA bzw -200uA. Da steht nichts von maximaler Strombelastung.

Und was glaubst Du, warum das nicht da steht? Ganz einfach: Weil es nicht garantiert wird. Garantiert wird lediglich 3,2mA bei einem maximalen Spannungsabfall von 0,4V innerhalb der Treiberstufe. Meine Aussage, dass Du Dich darüber im Risikobereich bewegst, ist dadurch nicht wiederlegt. Deiner Argumentation "da steht kein Maximum, also ist es unendlich" wird sich hier kaum jemand anschließen. Im Gegenteil: Jeder halbwegs erfahrene Hardwaremensch wird Dir sagen, dass ein extrem häufiges Fehlerbild von NMOS-Bauteilen ist, dass der pulldown-FET eines Pins kaputt geht. Wie sollte der aber kaputt gehen, wenn er doch unendlich belastbar ist?

Quoted from "neuRomancer"

Was mir gerade noch so einfällt. Wenn einige ICs aufgrund der Timingprobleme gleichzeitig auf den Bus schreiben, dann sollten auch einige ICs gleichzeitig vom Bus lesen. Was ebenfalls zu einer günstigeren Stromverteilung beiträgt.

Das erschließt sich mir jetzt gar nicht - Du willst einen Dreckeffekt nutzen um Strom zu sparen?

Quoted from "neuRomancer"

Nebenbei bemerkt wenn tatsächlich die Gefahr einer thermischen Überhitzung des NMOS-Transistors drohen würde, dann wären mir shcon etliche Boards um die Ohren geflogen. Schließlich findet der Schaltvorgang eine Millionen mal pro Sekunde statt und ein solches Problem hätte schon längst auftreten müssen.

Außerdem gebe ich noch zu bedenken, dass es bei MOSFETs nicht zu einem thermischen Weglaufen wie bei einem Bipolartransistor kommen kann. Sprich, wenn der MOSFET sich aufheizt, dannn kann er weniger Strom treiben. Auch das ist bei einzelnen integrieten Transitoren sicherlich hilfreich ein Überhitzen im Schaltbetrieb zu verhindern.

Naja, Du argumentierst wieder mit Halbwissen, denn wenn Du Dich auf die Thermik versteifst, kannst Du mit Strom oder Spannung allein wieder keine sinnvolle Aussage machen. Wärme entsteht nämlich da, wo Leistung umgesetzt wird, aber Leistung hast Du in bisher keinem Deiner Postings betrachtet.

Ich schließe mich mal Deiner Argumentation des Wärmeproblems an:

Bei 0,4V und 3,2mA verbrät der Ausgangs-FET eine Leistung von 0,00128 Watt. Mit diesen Werten kannst Du auch den Innenwiderstand bei speziell diesem Punkt ausrechnen, er ist 125 ohm. Angenommen, dieser Widerstand bleibt gleich, dann zieht der Ausgangs-FET im low-Fall nicht mehr auf 0,4V, sondern auf eine höhere Spannung. Mal angenommen, da fließen 10mA, dann landest Du bei einer Spannung von U=R*I=125ohm*0,01A=1,25V.

Mit der nun bekannten Spannung kannst Du auch die Leistung ausrechnen, die ist im Fall von 10mA nämlich schon P=U*I=1,25V*0,01A=0,0125W. Hupps, der Strom ist "nur" ca. dreimal so hoch, aber die Wärmeleistung liegt bei mehr als dem 9-fachen? Richtig, der Zusammenhang ist quadratisch.

Jetzt geht Deine Argumentation noch weiter, denn Du behauptest richtigerweise, der FET kann bei Hitze "weniger Strom treiben". Physikalisch bedeutet das, dass sein Innenwiderstand steigt. Lass' uns doch mal die Annahme machen, dass bei ca. dreifachen Strom (wieder die 10mA) die Temperatur ausreicht, um den Innenwiderstand des FET um 10% steigen zu lassen (was eine sehr optimistische Annahme ist, aber ich will ja, dass Du Dich meiner Argumentation anschließt), dann liegt er bei 137 ohm. Setze ich diesen Wert ein, so liegt die Spannung im "NMOS-low-arbeitet-gegen-CMOS-high"-Fall bei 1,37V und die Leistung im FET bei 0,0137W, also beim 10,7-fachen des Wertes, der vom Hersteller garantiert ist. Rechnet man das Tastverhältnis noch mit rein, belastest Du den Chip thermisch 70% über der Spezifikation.

Spätestens hier sollte klar sein, dass es reiner Zufall ist, wenn die Bauteile das lange mitmachen. Ich betone nochmals, dass ich mich in der gesamten Rechnung Deiner Argumentation angeschlossen habe, aber die Zahlen, die Deiner Argumentation zwangsläufig folgen, sprechen eine eindeutige Sprache.

Jens

Quoted from "neuRomancer"

Nebenbei bemerkt wenn tatsächlich die Gefahr einer thermischen Überhitzung des NMOS-Transistors drohen würde, dann wären mir shcon etliche Boards um die Ohren geflogen. Schließlich findet der Schaltvorgang eine Millionen mal pro Sekunde statt und ein solches Problem hätte schon längst auftreten müssen.

Ich glaube ich verstehe jetzt, was Du damit sagen willst; nämlich dass Du noch nicht akzeptiert hast, dass während der Umschaltphase (die übrigens nicht eine Million mal, sondern zwei Millionen mal passiert, der C64 ist ein 2MHz-System!) der Status der Ausgangspins eines Eproms im PLA-Sockel nicht garantiert ist. Dieses "nicht garantiert" kann bedeuten, dass zwei Datenleitungen gleichzeitig 0 sind. Diese zwei Datenleitungen sind im PLA-Sockel Select-Leitungen, die aktiv-low sind. Meine gesamte Argumentation bezieht sich auf diese Übergangsphase, in der fälschlicherweise bei einem CPU- oder VIC-Lesezyklus zwei Bauteile gleichzeitig das Lese-Kommando bekommen.

Passiert das z.B. bei einer CIA und einem CMOS-Eprom im Kernal-Sockel oder am Expansionsport, dann trifft die oben geschriebene Rechnung zu.

Es ist grundsätzlich eine Betrachtung von Wahrscheinlichkeiten. Es ist sehr unwahrscheinlich, dass Du im Lotto gewinnst. Trotzdem kann es passieren. Die einzige Möglichkeit sicher zu stellen, dass Du nicht im Lotto gewinnst, ist, dass Du nicht Lotto spielst. Ich empfehle weiterhin, dass man mit nicht ersetzbarer Hardware kein Lotto spielt.

Jens