Jens, tolle Sache!
Schau mal hier für Winkel-Messungen:
http://plus4world.powweb.com/forum/14057/
sie sind aber Messungen mit Software nicht hardware. Eine echte software-Messung wäre ja gut gewesen.
Du bist in Begriff, Forum64 zu verlassen, um auf die folgende Adresse weitergeleitet zu werden:
Bitte beachte, dass wir für den Inhalt der Zielseite nicht verantwortlich sind und unsere Datenschutzbestimmungen dort keine Anwendung finden.
letzter Beitrag von Negan am
Jens, tolle Sache!
Schau mal hier für Winkel-Messungen:
http://plus4world.powweb.com/forum/14057/
sie sind aber Messungen mit Software nicht hardware. Eine echte software-Messung wäre ja gut gewesen.
Oh, hab anscheinend länger nicht hier rein geschaut. Doch schön, dass dieses Thema nicht wirklich erledigt ist
Jens
Deine Messungen und Ergebnisse sind für eine Umsetzung ganz bestimmt hilfreich! Die eingesetzten Frequenzen kann man relativ leicht erzeugen, daher sollte es daran schon mal nicht scheitern. Jetzt fehlt mir nur noch die Übung in Verilog etc. um ein Grundgerüst zu bauen. Bei einem PAL Timing am VGA Port wäre man der Sache ja schon näher. Ausser, die Umstrickung eines VIC20/FPGA64 Core wäre generell einfacher, um nicht wirklich wieder bei Null zu beginnen.
Dummerweise sind beide Vergleichsumsetzungen in VHDL geschrieben, dieser Accent sagt mir kaum zu.
Hallo allerseits,
ich melde mich mal nach ein paar Monaten wieder hier zurück,da ich ein bischen am C16 Raster gemessen habe.Ich habe mit einem LM1881 und einem CPLD Board eine dekodierung des C16 CSYNC Signals gemacht,um einzelne Zeilen triggern zu können.Will man den TED nachahmen,muss man natürlich das Timing richtig machen.Ich hänge mal vier Bilder an,welche den CSYNC und die drei Arten von Zeilen zeigen die der TED produziert.
1) CPU_SLOW : Eine Zeile besteht aus 65 CPU Takten und zwar 16x schnell und 49x langsam.
2) CPU_FAST : Eine Zeile besteht aus 109 CPU Takten und zwar 104x schnell und 5x langsam.
3) CPU_IDLE: Die CPU kommt garnicht dran, der TED klaut sich die gesammte Zeile.(nennt man das "Bad Line" !?)
Es gibt zu allem Überfluss,um es noch komplizierter zu machen,noch zwei register bits welche noch eine Rolle spielen:
a) $FF06 bit 4 screen blanking : Der Bildschirm füllt sich mit border Farbe aus $FF19 und es werden immer CPU_FAST Zugriffe gemacht.
b) $FF13 bit 1 force single clock: Der TED gibt *immer* single clock aus,auch während der hsync Phase einer Zeile.(das muss ich nochmal messen!)
Ich hoffe ich habe alle Fälle zusammen!
Was genau der TED da macht an Zugriffen muss ich noch herausfinden,da mein LA so wenig Speicher hat,dass ich keine vollständige Zeile mit all den Adressen und Daten des TED aufnehmen kann.Muss also den CPLD trigger code erweitern,dass ich auch innerhalb einer Zeile bezogen auf den Zeilenanfang triggern kann...
Grüsse.
PS: Konkreten code der jetzt was macht habe ich nicht,aber ich plane erstmal ein Xilinx Spartan3 Board mit einem 200K chip zu verwenden.Vielleicht habe ich ja in 3 bis 4 Monaten einen $FF19 border...
Nochmals besten Dank für die ganzen Messungen und Infos!
Bisher bin ich mit dem Projekt noch nicht weiter gekommen, was meisst zeitliche Gründe hat.
Ebenso fehlt mir der Grundstein, womit man bei einer "Neuerschaffung" anfängt. Zudem liegt mir VHDL als Beschreibungssprache nicht sehr, daher ist eine Adaptierung der VIC20 Sourcen zum F16 nicht gerade einfach.
Für jede Art Unterstützung zu diesem Projekt bin ich immer offen.
Grundsätzlich soll es ein open source Projekt sein und bleiben, damit eine freie Portierung möglich ist.
Für direkten Austausch oder Kontakt, kann man mir gerne eine PM schreiben.
Danke schon mal für das Interesse
Die FPGA Reimplementierung des C16 nimmt langsam wirklich Formen an.
Nach dem aktuellen Stand haben wir bereits 64kb RAM.
Derzeit wird an einer PRG-Injection gearbeitet. DAmit man PRG Images schnell in das System einbinden und starten kann.
Was will man eigentlich mehr?
So langsam geht da was. Eine 1541 implementiere ich erst mal nicht, direktes Laden von PRG's in den Speicher ist für den C16 anscheinend recht zielführend, weil 90% der Software in dem Format vorliegt und es schön schnell geht.
Die meisten Spiele scheinen inzwischen zu laufen. In ein paar Tagen gibt es das erste komplette Release.
Edit: Testversionen für das MIST-Board gibt's z.Zt unter http://www.mist-fpga.net/viewtopic.php?f=17&t=198
Wobei mit Kingsofts Winter und Sommerolympiade zwei der absolut großartigsten Klassiker wegfallen.
Auch das recht neue und geniale "Adventures on Time" wäre davon betroffen.
Bei Gelegenheit könnt ihr ja auch gleich noch eine Sidcard implementieren
Wobei mit Kingsofts Winter und Sommerolympiade zwei der absolut großartigsten Klassiker wegfallen.
Auch das recht neue und geniale "Adventures on Time" wäre davon betroffen.
Da würde noch deutlich mehr wegfallen. Die meisten der alten kommierziellen Spiele liegen zwar als prg und ggf. als Onefiler vor, aber das macht vielleicht 50 % der vorhandenen Spiele aus.
Eine zweite Version des C16 Cores ist fertig.
Jetzt können Disketten Images geladen werden.
Zudem besteht die Möglichkeit den Arbeitsspeicher mit Hilfe eines Schalters zwischen 16kb und 64kb zu wechseln.
Super ! Wenn das ganze nun noch auf dem TC64 laufen würde
Der Quellcode ist jedem frei zugänglich.